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内存时序怎么调，ddr4时序参数表

小知识


内存时序不稳定应该先调哪一个 FSB：DRAM 是CPU外频与内存单向运行频率的比值
内存时序是一种参数，一般存储在内存条的SPD上 。 2-2-2-8 4个数字的含义依次为：CAS Latency（简称CL值）内存CAS延迟时间，他是内存的重要参数之一，某些牌子的内存会把CL值印在内存条的标签上 。 RAS－to－CAS Delay（tRCD），内存行地址传输到列地址的延迟时间 。 Row－precharge Delay（tRP），内存行地址选通脉冲预充电时间 。 Row－active Delay（tRAS），内存行地址选通延迟 。
内存时序怎么设置？ 内存时序 一种参数，一般存储在内存条的SPD上 。 2-2-2-8 4个数字的含义依次为：CAS Latency（简称CL值）内存CAS延迟时间，是内存的重要参数之一，某些牌子的内存会把CL值印在内存条的标签上 。 RAS－to－CAS Delay（tRCD），内存行地址传输到列地址的延迟时间 。 Row－precharge Delay（tRP），内存行地址选通脉冲预充电时间 。 Row－active Delay（tRAS），内存行地址选通延迟 。

该参数对内存性能的影响最大，在保证系统稳定性的前提下，CAS值越低，则会导致更快的内存读写操作 。 CL值为2为会获得最佳的性能，而CL值为3可以提高系统的稳定性 。 注意，WinbondBH-5/6芯片可能无法设为3 。

RAS# to CAS# Delay(tRCD)
可选的设置：Auto，0，1，2，3，4，5，6，7 。
该值就是“3-4-4-8”内存时序参数中的第2个参数，即第1个4 。 RAS# to CAS# Delay(也被描述为：tRCD、RAS to CAS Delay、Active to CMD)，表示"行寻址到列寻址延迟时间"，数值越小，性能越好 。 对内存进行读、写或刷新操作时，需要在这两种脉冲信号之间插入延迟时钟周期 。 在JEDEC规范中，它是排在第二的参数，降低此延时，可以提高系统性能 。 建议该值设置为3或2，但如果该值设置太低，同样会导致系统不稳定 。 该值为4时，系统将处于最稳定的状态，而该值为5，则太保守 。
如果的内存的超频性能不佳，则可将此值设为内存的默认值或尝试提高tRCD值 。
Min RAS# Active Timing(tRAS)
可选的设置：Auto，00，01，02，03，04，05，06，07，08，09，10，11，12，13，14，15 。

该值就是该值就是“3-4-4-8”内存时序参数中的最后一个参数，即8 。 Min RAS# Active Time (也被描述为：tRAS、Active to Precharge Delay、Row Active Time、Precharge Wait State、Row Active Delay、Row Precharge Delay、RAS Active Time)，表示“内存行有效至预充电的最短周期”，调整这个参数需要结合具体情况而定，一般最好设在5－10之间 。 这个参数要根据实际情况而定，并不是说越大或越小就越好 。

如果tRAS的周期太长，系统会因为无谓的等待而降低性能 。 降低tRAS周期，则会导致已被激活的行地址会更早的进入非激活状态 。 如果tRAS的周期太短，则可能因缺乏足够的时间而无法完成数据的突发传输，这样会引发丢失数据或损坏数据 。 该值一般设定为CAS latency + tRCD + 2个时钟周期 。 如果的CAS latency的值为2，tRCD的值为3，则最佳的tRAS值应该设置为7个时钟周期 。 为提高系统性能，应尽可能降低tRAS的值，但如果发生内存错误或系统死机，则应该增大tRAS的值 。
如果使用DFI的主板，则tRAS值建议使用00，或者5-10之间的值 。
Row Precharge Timing(tRP)
可选的设置：Auto，0，1，2，3，4，5，6，7 。
该值就是“3-4-4-8”内存时序参数中的第3个参数，即第2个4 。 Row Precharge Timing (也被描述为：tRP、RAS Precharge、Precharge to active)，表示"内存行地址控制器预充电时间"，预充电参数越小则内存读写速度就越快 。
tRP用来设定在另一行能被激活之前，RAS需要的充电时间 。 tRP参数设置太长会导致所有的行激活延迟过长，设为2可以减少预充电时间，从而更快地激活下一行 。 然而，想要把tRP设为2对大多数内存都是个很高的要求，可能会造成行激活之前的数据丢失，内存控制器不能顺利地完成读写操作 。 对于桌面计算机来说，推荐预充电参数的值设定为2个时钟周期，这是最佳的设置 。 如果比此值低，则会因为每次激活相邻紧接着的bank将需要1个时钟周期，这将影响DDR内存的读写性能，从而降低性能 。 只有在tRP值为2而出现系统不稳定的情况下，将此值设定为3个时钟周期 。

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